Processo de prototipação de um classificador neural embarcado para detecção de falhas motores de indução trifásicos

Abstract

Existem diversas aplicações embarcadas responsáveis por suprir demandas da sociedade. Há também vários estudos e aplicações de classificadores neurais para um grande conjunto de problemas em campo. Entretanto, poucas avaliações existem sobre como embarcar o classificador, assim como quais plataformas são as mais adequadas. Muitas vezes, há a necessidade de efetuar alguns ajustes nos classificadores ou nos dados a serem processados pelos mesmos para que seja possível o desenvolvimento de uma solução embarcada aplicável. Ao considerar limitações nas plataformas embarcadas durante a etapa de treinamento, o projetista do classificador pode tornar o processo de prototipação embarcada mais fácil e viável. Esta dissertação descreve o processo de desenvolvimento de um protótipo embarcado de um classificador neural treinado e validado por simulação para diagnosticar falha em motores de indução trifásicos, especificamente o curto-circuito entre espiras estatóricas. Uma série de adaptações nos sinais que compõem o conjunto de dados original utilizado para treinar e testar a rede neural são feitas com o intuito de possibilitar que a rede seja embarcada em diferentes arquiteturas. As mudanças nos dados ocorrem na taxa de aquisição dos sinais, período de aquisição e precisão numérica nos valores de entrada e pesos daredeneuralartificial.Tambémsãoimplementadasecomparadasduasimplementaçõesde tangente hiperbólica em Linguagem de Descrição de Hardware VHSIC (VHSIC Hardware Description Language, VHDL) para utilizar como função de ativação nos neurônios da rede neural artificial em um Arranjo de Portas Programável em Campo (Field Programmable Gate Array, FPGA). Como contribuição à detecção de falha entre espiras, um classificador capaz de detectar a evolução da intensidade da falha, a partir da condição normal, também é avaliado. Após definição e validação das propostas de classificadores e adaptações dos sinais que compõem o conjunto de dados para treinamento das redes, códigos em C e VHDL do classificador são embarcados respectivamente em um Controlador Digital de Sinais (Digital Signal Controler, DSC) e em um FPGA. Os resultados são avaliados através de algumas métricas (tempo de execução, memória ocupada, acurácia) a partir das quais são discutidas as principais vantagens e características de cada implementação. Os métodos utilizados empiricamente para desenvolvimento do protótipo são condensados e apresentados, servindo como proposta de um guia a ser seguido em problemas